描述:IDT71V3556 和 IDT71V3558 是 3.3V 高速度 4,718,592 位 (4.5 兆比特) 同步 SRAM。它们被设计用来消除在读/写或写/读之间的总线转换时死总线周期。因此，它们被命名为 ZBTTM，即零总线转换。地址和控制信号在一个时钟周期内应用于 SRAM，两个周期后，相关数据周期发生，无论是读取还是写入。IDT71V3556/58 包含数据 I/O、地址和控制信号寄存器。输出使能是唯一的异步信号，可用于在任何给定时间禁用输出。时钟使能 (CEN) 引脚允许 IDT71V3556/58 的操作在必要时暂停。当 (CEN) 高时，所有同步输入都被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚 (CE1、CE2、CE2)，允许用户在需要时取消选择设备。如果 ADV/LD 低时这些三个中的任何一个都没有断开连接，则无法启动新的内存操作。但是，任何待处理的数据传输 (读取或写入) 都将完成。芯片被取消选择或启动写操作后，数据总线将在两周期内进行三态。
描述:IDT IDT71V3558SA Data Sheet,查找说明书,说明书,指南,手册,用户指南,使用说明,操作说明,说明书下载,说明书大全
文件大小:1016 KB
文件校验:ADFAF885F118A493BF5F1DAB2604212A
desc:IDT71V3556 和 IDT71V3558 是 3.3V 高速度 4,718,592 位 (4.5 兆比特) 同步 SRAM。它们被设计用来消除在读/写或写/读之间的总线转换时死总线周期。因此，它们被命名为 ZBTTM，即零总线转换。地址和控制信号在一个时钟周期内应用于 SRAM，两个周期后，相关数据周期发生，无论是读取还是写入。IDT71V3556/58 包含数据 I/O、地址和控制信号寄存器。输出使能是唯一的异步信号，可用于在任何给定时间禁用输出。时钟使能 (CEN) 引脚允许 IDT71V3556/58 的操作在必要时暂停。当 (CEN) 高时，所有同步输入都被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚 (CE1、CE2、CE2)，允许用户在需要时取消选择设备。如果 ADV/LD 低时这些三个中的任何一个都没有断开连接，则无法启动新的内存操作。但是，任何待处理的数据传输 (读取或写入) 都将完成。芯片被取消选择或启动写操作后，数据总线将在两周期内进行三态。